Microprocessori AM3352BZCZA100 – MPU MPU ARM Cortex-A8

• Processore RISC Sitara™ ARM® Cortex® -A8 à 32 bit finu à 1 GHz

– Coprocessore SIMD NEON™

– 32KB d'istruzzioni L1 è 32KB di cache di dati cù rilevazione di un solu errore (parità)

– 256KB di cache L2 cù codice di currezzione d'errore (ECC)

– 176KB di ROM d'avvio on-chip

– 64KB di RAM dedicata

– Emulazione è Debug – JTAG

– Controller d'interruzzione (finu à 128 richieste d'interruzzione)

• Memoria integrata in chip (RAM L3 spartuta)

– 64KB di RAM di u controller di memoria integratu in chip (OCMC) per scopi generali

– Accessibile à tutti i Maestri

- Supporta a Ritenzione per un Risvegliu Rapidu

• Interfacce di memoria esterna (EMIF)

- Controller mDDR (LPDDR), DDR2, DDR3, DDR3L:

– mDDR: Frequenza d'orologio 200 MHz (velocità di dati 400 MHz)

– DDR2: Memoria di clock di 266 MHz (velocità di dati di 532 MHz)

– DDR3: Memoria di clock di 400 MHz (velocità di dati di 800 MHz)

– DDR3L: Memoria di clock di 400 MHz (velocità di dati di 800 MHz)

– Bus di dati à 16 bit

– 1 GB di spaziu indirizzabile tutale

– Supporta una cunfigurazione di dispositivi di memoria x16 o duie x8

– Controller di memoria à scopu generale (GPMC)

– Interfaccia di memoria asincrona flessibile à 8 bit è 16 bit cù finu à sette selezioni di chip (NAND, NOR, Muxed-NOR, SRAM)

– Utilizza u codice BCH per supportà ECC à 4, 8 o 16 bit

– Utilizza u codice Hamming per supportà ECC à 1 bit

– Modulu di Localizazione d'Errori (ELM)

– Adupratu in cunghjunzione cù u GPMC per localizà l'indirizzi di l'errori di dati da i polinomi di sindrome generati cù un algoritmu BCH

– Supporta a lucalizazione di l'errore di 4, 8 è 16 bit per bloccu di 512 byte basata annantu à l'algoritmi BCH

• Sottosistema di unità in tempu reale programmabile è sottosistema di cumunicazione industriale (PRU-ICSS)

– Supporta protocolli cum'è EtherCAT®, PROFIBUS, PROFINET, EtherNet/IP™, è altri

– Dui unità programmabili in tempu reale (PRU)

– Processore RISC di caricamentu/almacenamentu à 32 bit capace di funziunà à 200 MHz

– 8KB di RAM d'istruzzioni cù rilevazione di un solu errore (parità)

– 8KB di RAM di dati cù rilevazione di errore unicu (parità)

– Multiplicatore à ciclu unicu di 32 bit cù accumulatore di 64 bit

– U Modulu GPIO Migliuratu Fornisce Supportu Shift In/Out è Parallel Latch nantu à u Segnale Esternu

– 12KB di RAM spartuta cù rilevazione di un solu errore (parità)

– Trè banche di registri di 120 byte accessibili da ogni PRU

– Controllore d'Interrupt (INTC) per a Gestione di l'Eventi d'Ingressu di u Sistema

– Bus d'interconnessione lucale per cunnette i maestri interni è esterni à e risorse in u PRU-ICSS

– Periferiche in u PRU-ICSS:

– Un portu UART cù pin di cuntrollu di flussu, supporta finu à 12 Mbps

– Un Modulu di Captura Migliorata (eCAP)

– Dui porti Ethernet MII chì supportanu Ethernet industriale, cum'è EtherCAT

– Un portu MDIO

• Modulu di Gestione di Alimentazione, Reset è Orologio (PRCM)

– Cuntrolla l'entrata è l'uscita di i modi Stand-By è Deep-Sleep

– Rispunsevule di u Sequenziamentu di u Sonnu, u Sequenziamentu di Spegnimentu di u Dominiu di l'Energia, u Sequenziamentu di Risvegliu è u Sequenziamentu di Accensione di u Dominiu di l'Energia

– Orologi

– Oscillatore d'alta frequenza integratu da 15 à 35 MHz utilizatu per generà un clock di riferimentu per diversi orologi di sistema è periferichi

– Supporta u cuntrollu individuale di attivazione è disattivazione di l'orologio per i sottosistemi è e periferiche per facilità un cunsumu energeticu riduttu

– Cinque ADPLL per generà orologi di sistema (sottosistema MPU, interfaccia DDR, USB è periferiche [MMC è SD, UART, SPI, I 2C], L3, L4, Ethernet, GFX [SGX530], LCD Pixel Clock)

– Putenza

– Dui duminii di putenza micca cummutabili (orologio in tempu reale [RTC], logica di sveglia [WAKEUP])

– Trè duminii di putenza cummutabili (sottosistema MPU [MPU], SGX530 [GFX], periferiche è infrastruttura [PER])

– Implementa SmartReflex™ Classe 2B per a scalatura di a tensione di u core basata annantu à a temperatura di u die, a variazione di u prucessu è e prestazioni (Scalatura di a tensione adattiva [AVS])

– Scalatura di Frequenza di Tensione Dinamica (DVFS)

• Orologio in tempu reale (RTC)

– Infurmazioni nantu à a data in tempu reale (ghjornu-mese-annu-ghjornu di a settimana) è l'ora (ore-minuti-secondi)

– Oscillatore internu di 32,768 kHz, logica RTC è LDO internu di 1,1 V

– Ingressu indipendente di reset di putenza (RTC_PWRONRSTn)

– Pin d'ingressu dedicatu (EXT_WAKEUP) per eventi di sveglia esterni

– L'allarme programmabile pò esse adupratu per generà interruzioni interne à u PRCM (per u svegliu) o Cortex-A8 (per a notificazione di eventi)

– L'allarme programmabile pò esse adupratu cù una uscita esterna (PMIC_POWER_EN) per permette à u circuitu integratu di gestione di l'alimentazione di restaurà i duminii di putenza non RTC

• Periferiche

– Finu à dui porti USB 2.0 DRD (Dual-Role Device) à alta velocità cù PHY integratu

– Finu à dui MAC Gigabit Ethernet industriali (10, 100, 1000 Mbps)

– Interruttore integratu

– Ogni MAC supporta l'interfacce MII, RMII, RGMII è MDIO

– I MAC è u switch Ethernet ponu funziunà indipindentamente da altre funzioni

– Protocolu di tempu di precisione IEEE 1588v1 (PTP)

– Finu à dui porti di rete di zona di cuntrollu (CAN)

– Supporta e parte A è B di CAN versione 2

– Finu à dui porti seriali audio multicanale (McASP)

– Orologi di trasmissione è ricezione finu à 50 MHz

– Finu à quattru pin di dati seriali per portu McASP cù orologi TX è RX indipendenti

– Supporta a Multiplexazione à Divisione di u Tempu (TDM), u Sonu Inter-IC (I2S) è furmati simili

– Supporta a trasmissione di l'interfaccia audio digitale (furmati SPDIF, IEC60958-1 è AES-3)

– Buffer FIFO per trasmissione è ricezione (256 byte)

– Finu à sei UART

– Tutti l'UART supportanu i modi IrDA è CIR

– Tutti l'UART supportanu u cuntrollu di flussu RTS è CTS

– UART1 Supporta u Cuntrollu Completu di u Modem

– Finu à duie interfacce seriali McSPI Master è Slave

– Finu à duie selezzioni di chip

– Finu à 48 MHz

– Finu à trè porte MMC, SD, SDIO

– Modi MMC, SD, SDIO à 1, 4 è 8 bit

– MMCSD0 hà una barra di alimentazione dedicata per u funziunamentu di 1,8 V o 3,3 V

– Finu à una velocità di trasferimentu di dati di 48 MHz

– Supporta a rilevazione di carte è a prutezzione da scrittura

– Cunforme à e specificazioni MMC4.3, SD, SDIO 2.0

– Finu à trè interfacce I 2C Master è Slave

– Modu Standard (finu à 100 kHz)

– Modu Rapidu (finu à 400 kHz)

– Finu à quattru banche di pin I/O di scopu generale (GPIO)

– 32 Pin GPIO per Banca (Multiplexati cù altri Pin Funziunali)

– I pin GPIO ponu esse aduprati cum'è ingressi d'interruzzione (finu à dui ingressi d'interruzzione per banca)

– Finu à trè ingressi d'eventi DMA esterni chì ponu ancu esse aduprati cum'è ingressi d'interruzzione

– Ottu timer di scopu generale à 32 bit

– DMTIMER1 hè un timer di 1 ms utilizatu per i tick di u sistema operativu (OS)

– DMTIMER4–DMTIMER7 sò fora di linea

– Un timer di guardia

– Motore graficu 3D SGX530

– Architettura basata nantu à e tegole chì furnisce finu à 20 milioni di poligoni per seconda

– L'Universal Scalable Shader Engine (USSE) hè un mutore multithread chì incorpora a funzionalità di Pixel Shader è Vertex Shader

– Set di Funzioni Shader Avanzate in Eccessu di Microsoft VS3.0, PS3.0 è OGL2.0

– Supportu API standard di l'industria di Direct3D Mobile, OGL-ES 1.1 è 2.0, è OpenMax

– Scambiamentu di attività finemente granulari, bilanciamentu di carica è gestione di l'alimentazione

– Funziunamentu basatu annantu à DMA di Geometria Avanzata per una Interazione Minima cù a CPU

– Anti-Aliasing d'imagine d'alta qualità programmabile

– Indirizzamentu di memoria cumpletamente virtualizatu per u funziunamentu di u sistema operativu in una architettura di memoria unificata

• Periferiche di ghjocu

• Automatizazione Domestica è Industriale

• Apparecchi medichi di cunsumu

• Stampanti

• Sistemi di pedaggio intelligenti

• Distributori automatichi cunnessi

• Bilance di pesatura

• Console Educative

• Ghjoculi Avanzati