Microcontrollori SPC5634MF2MLQ80 à 32 bit - MCU NXP MCU à 32 bit, core Power Arch, Flash 1,5 MB, 80 MHz, -40/+125 gradi C, qualità automobilistica, QFP 144
♠ Descrizzione di u pruduttu
| Attributu di u pruduttu | Valore di l'attributu |
| Fabbricante: | NXP |
| Categoria di u pruduttu: | Microcontrollori à 32 bit - MCU |
| RoHS: | Dettagli |
| Serie: | MPC5634M |
| Stile di muntatura: | SMD/SMT |
| Pacchettu/Casa: | LQFP-144 |
| Core: | e200z3 |
| Dimensione di a memoria di u prugramma: | 1,5 MB |
| Dimensione di a RAM di dati: | 94 kB |
| Larghezza di u bus di dati: | 32 bit |
| Risoluzione ADC: | 2 x 8 bit/10 bit/12 bit |
| Frequenza massima di clock: | 80 MHz |
| Numeru d'I/O: | 80 E/S |
| Tensione di alimentazione - Min: | 1,14 V |
| Tensione di alimentazione - Max: | 1,32 V |
| Temperatura minima di funziunamentu: | - 40°C |
| Temperatura massima di funziunamentu: | + 150°C |
| Qualificazione: | AEC-Q100 |
| Imballaggio: | Vassoio |
| Tensione di alimentazione analogica: | 5,25 V |
| Marca: | NXP Semiconduttori |
| Tipu di RAM di dati: | SRAM |
| Tensione I/O: | 5,25 V |
| Sensibile à l'umidità: | Iè |
| Prodottu: | MCU |
| Tipu di pruduttu: | Microcontrollori à 32 bit - MCU |
| Tipu di memoria di prugramma: | Lampu |
| Quantità di pacchettu di fabbrica: | 60 |
| Sottucateguria: | Microcontrollori - MCU |
| Timer di guardia: | Timer di guardia |
| Alias di parte #: | 935311091557 |
| Pesu unitariu: | 1,319 g |
♠ Microcontrollori à 32 bit - MCU
Questi microcontrollori automobilistici à 32 bit sò una famiglia di dispositivi system-on-chip (SoC) chì cuntenenu tutte e caratteristiche di a famiglia MPC5500 è parechje nuove funzionalità assuciate à a tecnulugia CMOS 90 nm d'alte prestazioni per furnisce una riduzione sustanziale di u costu per funzione è un miglioramentu significativu di e prestazioni. U core di processore host avanzatu è economicu di sta famiglia di controller automobilistici hè custruitu nantu à a tecnulugia Power Architecture®. Sta famiglia cuntene miglioramenti chì migliuranu l'adattamentu di l'architettura in l'applicazioni integrate, include un supportu d'istruzzioni supplementu per l'elaborazione di u signale digitale (DSP), integra tecnulugie - cum'è un'unità di processore di tempu migliorata, un convertitore analogicu-digitale in coda miglioratu, una Controller Area Network è un sistema modulare input-output miglioratu - chì sò impurtanti per l'applicazioni di trasmissione di fascia bassa d'oghje. Sta famiglia di dispositivi hè un'estensione cumpletamente cumpatibile cù a famiglia MPC5500 di Freescale. U dispositivu hà un unicu livellu di gerarchia di memoria custituita da finu à 94 KB di SRAM on-chip è finu à 1,5 MB di memoria flash interna. U dispositivu hà ancu un'interfaccia di bus esterna (EBI) per a "calibrazione". Questa interfaccia di bus esterna hè stata cuncipita per supportà a maiò parte di e memorie standard aduprate cù e famiglie MPC5xx è MPC55xx.
• Parametri operativi
— Funziunamentu cumpletamente staticu, 0 MHz– 80 MHz (più 2% di modulazione di frequenza – 82 MHz)
— Gamma di temperatura di funziunamentu di a giunzione da –40 ℃ à 150 ℃
— Cuncepimentu à bassa putenza
– Dissipazione di putenza menu di 400 mW (nominale)
– Cuncepitu per a gestione dinamica di l'energia di u core è di e periferiche
– Gating di clock cuntrullatu da software di periferiche
- Modu di stop à bassa putenza, cù tutti l'orologi fermati
— Fabbricatu in u prucessu di 90 nm
— Logica interna di 1,2 V
— Alimentazione unica cù 5,0 V -10％/+5% (da 4,5 V à 5,25 V) cù regulatore internu per furnisce 3,3 V è 1,2 V per u core
— Pin d'entrata è di uscita cù una gamma di 5,0 V -10％/+5% (da 4,5 V à 5,25 V)
– Livelli di cummutazione CMOS VDDE 35%/65% (cù isteresi)
– Isteresi selezziunabile
- Cuntrollu di velocità di variazione selezziunabile
— Pin Nexus alimentati da un'alimentazione di 3,3 V
— Cuncepitu cù tecniche di riduzione di l'EMI
– Ciclu à bloccu di fase
– Modulazione di frequenza di a frequenza di l'orologio di u sistema
– Capacità di bypass in chip
- Velocità di rotazione è forza di trasmissione selezziunabili
• Processore core e200z335 d'alte prestazioni
— Libru di Architettura di Potenza à 32 bit, mudellu di prugrammatore E
— Migliuramenti di a codificazione di lunghezza variabile
– Permette di codificare opzionalmente u set d'istruzzioni Power Architecture in istruzioni miste di 16 è 32 bit
– Risulta in una dimensione di codice più chjuca
— CPU cumpatibile cù a tecnulugia Power Architecture à 32 bit, à prublema unicu
— Esecuzione in ordine è ritirata
— Gestione precisa di l'eccezioni
— Unità di trasfurmazione di filiale
– Addizionatore di calculu di l'indirizzu di a filiale dedicatu
– Accelerazione di i rami aduprendu u buffer d'istruzzioni Branch Lookahead
— Unità di carica/almacenamentu
– Latenza di carica di un ciclu
– Cumpletamente pipeline
– Supportu Big è Little Endian
– Supportu d'accessu disallineatu
– Zero bolle di pipeline da carica à aduprà
— Trentadue registri di scopu generale (GPR) à 64 bit
— Unità di gestione di memoria (MMU) cù un buffer di ricerca di traduzzione cumpletamente assuciativu di 16 entrate (TLB)
— Bus d'istruzzioni separatu è bus di caricamentu/almacenamentu
— Supportu d'interruzzione vettoriale
— Latenza d'interruzzione < 120 ns à 80 MHz (misurata da a dumanda d'interruzzione à l'esecuzione di a prima istruzione di u gestore d'eccezioni d'interruzzione)
